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先進(jìn)封裝：發(fā)展充要條件已具，國產(chǎn)替代在即
2024-02-20 10:17
一、先進(jìn)封裝發(fā)展充要條件均已具備，未來復(fù)合增長有望達(dá) 9.8%
1.1、什么是先進(jìn)封裝：將芯片間通信問題提升至 1 級封裝層級的技術(shù)
何為先進(jìn)封裝？要理解這個(gè)問題首先要理解何為封裝。封裝技術(shù)的定義為，在半導(dǎo)體開發(fā) 的最后階段，將一小塊材料（硅晶芯片，邏輯和存儲器）包裹在支撐外殼中，以防止物理損壞和腐蝕，并允許芯片連接到電路板的工藝技術(shù)
1。根據(jù)該定義，我們可以提煉出封裝的兩大關(guān)鍵作用：
（1）解決芯片如何與外界連接的問題；
（2）芯片隔絕保護(hù)與支撐。我們認(rèn)為先進(jìn)封裝與傳統(tǒng)封裝對于半導(dǎo)體的作用并無二致，兩者的區(qū)別在于在解決芯片與外界連接的問題上關(guān)注的重點(diǎn)有所不同，具體來看：
傳統(tǒng)封裝，三個(gè)發(fā)展階段，即1980年以前以TO/DIP為代表的通孔插裝階段、1980~1990 年以 QFP/SOP 為代表的表面貼裝階段、1990~2000 年以 WB-BGA 為代表的球柵陣列階 段。該階段技術(shù)變革的重點(diǎn)集中在封裝主體與 PCB 之間的連接方案，即關(guān)注點(diǎn)在2級封裝技術(shù)的優(yōu)化，這體現(xiàn)出行業(yè)解決思路仍然停留在“芯片間通信需要通過 PCB 走 線”的層面。
先進(jìn)封裝，兩個(gè)發(fā)展階段，即2000~2010 年以 MCM 為代表的多芯片封裝階段、2010~ 至今以 2.5D/3D 為代表的立體封裝階段。該階段技術(shù)變革的重點(diǎn)開始轉(zhuǎn)向優(yōu)化芯片 主體對外連接方式，即開始關(guān)注 1 級封裝技術(shù)的優(yōu)化，最具有代表性的轉(zhuǎn)變就是芯片 傳統(tǒng)對外連接方式Wire Bonding變成了 Flip Chip，這一轉(zhuǎn)變提高了1級封裝層面 連接方式的靈活性，由此延伸出后續(xù)的2.5D/3D等高端先進(jìn)封裝方式?？偨Y(jié)來看先進(jìn)封裝就是把芯片間通信問題提升至1級封裝層面的技術(shù)。
1.2、為什么必須發(fā)展先進(jìn)封裝：傳統(tǒng)封裝和SoC已出現(xiàn)瓶頸
為什么半導(dǎo)體發(fā)展過程中必須要發(fā)展先進(jìn)封裝技術(shù)？我們前文明確了先進(jìn)封裝是在1 級封裝層級解決芯片間通信問題的技術(shù)，其發(fā)展的充分條件必然來自于2級封裝（傳統(tǒng)封裝）和 0 級封裝（芯片級）存在無法解決的問題。
傳統(tǒng)封裝中芯片通信走線層級跨度長，很容易達(dá)到效率瓶頸
傳統(tǒng)封裝中的芯片間通信需要經(jīng)過“芯片-載體-PCB 板-載體-芯片”一整套完整的流程， 其中“載體”可以是 TO/DIP 形式的引線框架，也可以是 BGA 形式的封裝基板，但無論是 哪種載體、無論載體的性能如何提升，整個(gè)芯片通信過程所涉及的層級太多就無法完全解 決通信傳輸信號損失的問題。以傳統(tǒng)主流雙核服務(wù)器為例，CPU 與存儲之間、CPU與CPU就是典型的傳統(tǒng)封裝的走線模式，以CPU與存儲之間的走線示意圖可以看到，CPU 信號需要通過封裝基板（載體）中的線路傳輸?shù)?PCB 板，然后信號通過 PCB 板中的 PCIE 標(biāo)準(zhǔn)走 線傳輸?shù)酱鎯Φ妮d板（載體）上，信號通過載板線路傳遞至存儲中處理。根據(jù)“兩節(jié)點(diǎn)之 間的傳輸損耗=傳輸距離*單位距離傳輸損耗”，傳統(tǒng)封裝的架構(gòu)形式要求信號經(jīng)過的路徑較長，即使大幅度提升載體的性能，效率瓶頸也會(huì)很快就達(dá)到。
SoC 在設(shè)計(jì)和制造方面都遇到技術(shù)和經(jīng)濟(jì)效益的瓶頸
縮短芯片間通信距離能夠大幅度提升整個(gè)功能系統(tǒng)效率，SoC（Sytem on Chip）的方案將 不同芯片功能集成在一顆芯片上，使得芯片間通信在零級封裝就已經(jīng)完成，通信效率提升 到極大水平，因此我們看到過去幾年在摩爾定律的引領(lǐng)下，芯片制程不斷演進(jìn)，從而使得單芯片上晶體管數(shù)量大幅提升。但隨著多年以來摩爾定律的推進(jìn)，SoC 方案的發(fā)展在設(shè)計(jì) 和制造等方面都遇到了相當(dāng)大的瓶頸：1) 設(shè)計(jì)瓶頸，傳統(tǒng)的 SoC 是將不同類型計(jì)算任務(wù)的計(jì)算單元設(shè)計(jì)在一塊晶圓上，并且每 個(gè)計(jì)算單元都采用統(tǒng)一的工藝制程，導(dǎo)致 SoC 芯片上各個(gè)單元需要同步進(jìn)行迭代，這樣不僅會(huì)使得系統(tǒng)重構(gòu)風(fēng)險(xiǎn)高，同時(shí)也會(huì)使得芯片設(shè)計(jì)成本越來越高，根據(jù)行業(yè)經(jīng)驗(yàn)數(shù)據(jù)，設(shè)計(jì)一顆 28nm SoC 芯片成本約為 0.5 億美金，7nm 需要3億美金，5nm 需要5億美金，3nm 則可能達(dá)到 15 億美金。
（2）制造瓶頸，當(dāng)前芯片工藝制程尺寸已走向極致（3nm至1nm），而 1nm 的寬度僅能容納 2 個(gè)硅原子晶格，進(jìn)一步微縮就將進(jìn)入量子物理范疇，將面臨量子隧穿效應(yīng)等問題；同時(shí) SoC 擠進(jìn)更多功能將導(dǎo)致芯片面積較大，從而導(dǎo)致良率難以提升，從行業(yè)經(jīng)驗(yàn)數(shù) 據(jù)來看，面積 40*40mm 的良率只有 35.7%，面積 20*20mm 的良率可上升至 75.7%，面積 10*10mm 的良率可提升至 94.2%；除此之外還存在光刻技術(shù)難以跟進(jìn)、單芯片功耗 和散熱問題越發(fā)突出、存儲帶寬難以跟進(jìn)等問題，可見 SoC 制造難度正在加速上升。制造難度的提升導(dǎo)致摩爾定律逐步開始失效，根據(jù) IBS 的統(tǒng)計(jì)，芯片制程下降所帶來 的制造成本下降幅度已經(jīng)逐步收窄，16nm到10nm每10億顆晶體管的成本可降低31%， 而從 7nm 到 5nm 僅降低 18%、從 5nm 到 3nm 僅降低 4%。
Chiplet 方向下的先進(jìn)封裝方案可有效彌補(bǔ)傳統(tǒng)封裝和 SoC 的缺點(diǎn)
在傳統(tǒng)封裝效率不足、SoC 又遭遇設(shè)計(jì)和制造瓶頸的當(dāng)下，Chiplet 指導(dǎo)方向下的先進(jìn)封 裝方案的發(fā)展成為了必然選擇。Chiplet 俗稱“芯粒”，又稱為“小芯片組”，它是將多個(gè)功能單元通過封裝而非晶圓制造的方式連接在一起的一種芯片異構(gòu)手段，Chiplet 通過先 進(jìn)封裝的方式來實(shí)現(xiàn)，其可有效彌補(bǔ)傳統(tǒng)封裝和 SoC 的缺點(diǎn)。具體來看：
（1）通過 1 級封裝顯著縮短線路傳輸距離，較傳統(tǒng)封裝大幅度提升效率。沿用前文的例子，傳統(tǒng)封裝芯片間的傳輸將經(jīng)歷“芯片-載體-PCB-載體-芯片”這一較長的過程，而先進(jìn)封裝通過在 1 級封裝加入中階層等方式縮短了芯片間傳輸距離，并且采用介電性能更好的硅材料，傳輸損耗進(jìn)一步降低，以當(dāng)前較常見的 2.5D 先進(jìn)封裝架構(gòu)來看，邏輯芯片與存儲之間的通信過程為“芯片-中階層-芯片”，通信路徑大大縮短，通信效率和功耗性能都顯著提升。
（2） IP 復(fù)用性高，能夠降低設(shè)計(jì)成本，提升迭代靈活度。Chiplet 通過將大規(guī)模 SoC 分解 為多個(gè)小芯粒，則部分芯粒就可以做到模塊化設(shè)計(jì)，一方面 IP 可以復(fù)用、節(jié)省設(shè)計(jì) 成本（例如 AMD 在第三代 Ryzen 處理器上復(fù)用了第二代 EPYC 處理器的 IOChiplet）， 另一方面無需整個(gè) Chiplet 組合統(tǒng)一升級、只需部分性能升級即可達(dá)到整體效能升級的作用，提升了迭代的靈活度，例如英偉達(dá)提出的 H200 就只在 H100 的基礎(chǔ)上提高了存儲性能而無需改變 GPU 性能，同樣能夠使得整個(gè)芯片方案效率得以提升。
（3）工藝靈活性提升，可有效降低制造難度和成本。原本 SoC 上所有功能單元需要采用統(tǒng) 一制程來制造，但 Chiplet 方案下，不同單元芯粒可以分別采用不同的工藝制程制 造，可有利于極大地降低芯片方案的制造成本。
因此，我們認(rèn)為在傳統(tǒng)封裝和 SoC 方案瓶頸問題日益突出的當(dāng)下，先進(jìn)封裝的方案已經(jīng)成為了必然的發(fā)展方向。
1.3、先進(jìn)封裝發(fā)展契機(jī)已現(xiàn)，六年復(fù)合增速將達(dá)到 9.8%
盡管 Chiplet 優(yōu)勢明顯，但過去一直受制于產(chǎn)業(yè)客觀發(fā)展因素，其一是 Chiplet 互聯(lián)標(biāo)準(zhǔn) 不統(tǒng)一，其二是先進(jìn)封裝對封裝行業(yè)提出了新的技術(shù)要求，良率和產(chǎn)能受限是產(chǎn)業(yè)規(guī)模化 發(fā)展的關(guān)鍵問題。隨著產(chǎn)業(yè)的發(fā)展，這兩大問題已經(jīng)逐漸得到解決：
（1） Chiplet 標(biāo)準(zhǔn)正逐步形成。2022 年 3 月，AMD、英特爾、臺積電、三星、美光、微軟、 Meta、Google 等十余家半導(dǎo)體、互聯(lián)網(wǎng)公司聯(lián)合成立了 Chiplet 標(biāo)準(zhǔn)聯(lián)盟，正式推 出Chiplet高速互聯(lián)標(biāo)準(zhǔn) UCIe，為Chiplet開放提供了基礎(chǔ)生態(tài)；2022 年 12 月，我國推出第一個(gè)原生Chiplet技術(shù)標(biāo)準(zhǔn)《小芯片接口總線技術(shù)要求》，同樣對 Chiplet 接口標(biāo)準(zhǔn)化起到推動(dòng)作用。
（2） 良率和產(chǎn)能問題逐漸得到解決。隨著英偉達(dá)、AMD、蘋果、英特爾、賽靈思、華為等全球各領(lǐng)域芯片設(shè)計(jì)廠陸續(xù)推出 Chiplet 產(chǎn)品方案，先進(jìn)封裝技術(shù)已經(jīng)蔓延至人工智能、智能駕駛、AR/VR、手機(jī)通信等多個(gè)領(lǐng)域，已有多個(gè)先進(jìn)封裝方案的產(chǎn)品達(dá)到幾十萬到上千萬出貨規(guī)模量級（如英偉達(dá) GPU、蘋果 M1、特斯拉 Dojo等），規(guī)模化方案的出現(xiàn)表明產(chǎn)業(yè)上良率已經(jīng)達(dá)到產(chǎn)業(yè)化水平，并且隨著量級的提升，產(chǎn)業(yè)鏈中先進(jìn)封裝產(chǎn)能也逐步釋放（例如臺積電 CoWoS 產(chǎn)能隨 GPU 相關(guān)需求加速擴(kuò)充），為先進(jìn)封裝發(fā)展奠定基礎(chǔ)。
由此可見，先進(jìn)封裝已經(jīng)迎來了快速發(fā)展的契機(jī)，根據(jù) Yole 預(yù)測，先進(jìn)封裝市場在 2021~2027 年間復(fù)合增長率將達(dá)到 9.81%，至 2027 年市場規(guī)模將達(dá)到 591 億美元，其中受益于 AI 相關(guān)的高速通信領(lǐng)域的發(fā)展，2.5D/3D 封裝將成為成長最快的板塊，復(fù)合增長率 將達(dá)到 13.73%，至 2027 年市場規(guī)模將達(dá)到 180 億美元。
二、國產(chǎn)替代正當(dāng)時(shí)，建議關(guān)注與大客戶合作的廠商
先進(jìn)封裝發(fā)展充要條件均已具備，關(guān)注與大客戶合作的廠商，是搶占市場先機(jī)的關(guān)鍵。深圳市深科達(dá)智能裝備股份有限公司（股票代碼：688328）是一家提供智能裝備及自動(dòng)化零部件的供應(yīng)商，主營產(chǎn)品是3C顯示面板智能裝備、半導(dǎo)體封測設(shè)備、自動(dòng)化零部件。深科達(dá)擁有完整的企業(yè)管理體系、豐富的科研資源、眾多的高素質(zhì)人才、充足的資金支持。在先進(jìn)封裝領(lǐng)域，深科達(dá)已交出了一份亮眼的成績單，封裝方面，公司依據(jù)全球龍頭客戶資源，深度參與并且研發(fā)出更精、更準(zhǔn)、更穩(wěn)、更快的封裝設(shè)備，點(diǎn)擊“深科達(dá)封裝解決方案”可了解詳情。
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